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Input Vulnerability-Aware ATMR and Fault Tolerant Voter for Higher Fault Coverage and Reduced Overheads

데이터 분포 특성을 이용한 효율적인 어림 삼중장치와 다수결 회로 구조 연구

아리핀 투바 (데이터 분포 특성을 이용한 효율적인 어림 삼중장치와 다수결 회로 구조 연구)

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집적 회로의 밀도와 복잡도가 증가함에 따라, 회로에서 오류가 발생할 확률은 더욱 증가하고 있다. 이러한 오류에 안정적으로 대처하기 위하여, 삼중화 시스템을 활용할 수는 있으나, 이 경우 하드웨어 오버헤드가 200\%가 증가하는 문제가 있다. 최근, 이러한 오버헤드를 해결하는 방안으로, 모든 입력에 대하여, 적어도 두개의 장치가 동일한 출력을 생성할 수 있는 장치의 간소화를 허용하는 어림 삼중 장치(Approximate Triple Modular Redundancy)가 제안되었다. 어림 삼중 장치의 경우에도 다수결 회로를 통하여...
집적 회로의 밀도와 복잡도가 증가함에 따라, 회로에서 오류가 발생할 확률은 더욱 증가하고 있다. 이러한 오류에 안정적으로 대처하기 위하여, 삼중화 시스템을 활용할 수는 있으나, 이 경우 하드웨어 오버헤드가 200\%가 증가하는 문제가 있다. 최근, 이러한 오버헤드를 해결하는 방안으로, 모든 입력에 대하여, 적어도 두개의 장치가 동일한 출력을 생성할 수 있는 장치의 간소화를 허용하는 어림 삼중 장치(Approximate Triple Modular Redundancy)가 제안되었다. 어림 삼중 장치의 경우에도 다수결 회로를 통하여, 모든 입력에 대하여 삼중 장치와 동일한 출력을 생성할 수는 있다. 적어도 두개의 장치가 동일한 출력을 갖도록 간소화를 허용한 어림 삼중 장치에서는 출력 오류를 발생시킬 수 있는, 중요한 입력의 간소화가 일어나지 않도록, 장치의 간소화를 설계하는 일이 중요하다. 자동 테스트 패턴 생성(Automatic Test Pattern Generation) 기법을 활용하면, 회로의 취약성을 나타내는 입력 벡터를 식별할 수 있다. 본 논문에서는, 자동 테스트 패턴 생성(ATPG)을 이용하여 어림 삼중 장치를 설계하는데, ATPG는 오류에 매우 취약한 입력 공간을 보호할 수 있게 하고, 어림삼중장치(ATMR)후보에 대한 검색 공간을 줄이는 이점을 가지고 있다. ATPG를 통해 중요한 입력 공간을 식별하고, 어림 삼중 장치 설계에서 본 입력들이 근사화에 활용되지 않도록 하는데 초점을 맞추고 있다. 이 기법은 어림삼중장치를 구성할 근사 모듈 조합 선택의 기준으로, 연속적인 ATMR 모듈 생성을 위한 입력-취약성 인식 휴리스틱 방법에 기여한다. 본 논문에서 제안된 방법은 75~98\%의 결함 커버리지를 달성하여 기존의 방식에 비하여 최대 43.8\% 향상됨을 보였다. 본 논문에서 제안한 방식은 어림 삼중 장치 후보 모듈 선정 관련 검색 공간을 기존에 비하여 41.5\% ~ 95.5\% 대폭 줄일 수 있으며, 축소된 검색공간에서 찾은 어림 장치의 하드웨어 오버헤드 감소는 기존 방식에 비하여 다름이 없었다. 삼중 장치의 경우에는 한 장치에서 오류가 발생하더라도 다른 두 장치의 출력이 동일하기 때문에, 다수결 회로 (Voter)를 통과한 출력에는 오류가 없다. 반면에 적어도 두개의 장치가 동일한 출력을 생성할 수 있는 장치의 간소화를 허용하는 어림삼중장치의 경우에는, 한 장치에서 결함이 발생하면, 다수결 회로를 통한 출력물의 신뢰성은 항상 유지되지 못한다. 본 논문에서는, 어림삼중장치의 신뢰성 유지에 필요한 새로운 다수결회로를 제안한다. 내부 회로의 결함이 출력의 오류로 바로 연결되지 않는 경우를 측정하는 Quality of Circuit (QoC) 지표를 제안하고, 트랜지스터 결함에 대한 분석을 통하여 제안하는 다수결 회로의 우수성을 보인다. 어림 삼중 장치의 신뢰성 유지를 위하여 제안하는 다수결 회로는 각각 최대 45.1\%, 62.5\%, 26.6\% 향상된 오류 결함 은폐 비율 (Fault Masking Ratio), QoC 및 신뢰성을 달성하였고, 트랜지스터 카운트와 전력-지연시간 곱 측면에서 각각 최대 50\%와 56 \%의 개선을 달성하였다.
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In Integrated Circuit design industry, the cons of aggregated complexity and probability of greater number of faults is inevitable. Fault masking can be provided through Triple Modular Redundancy (TMR) but TMR suffers from a 200\% area overhead issue. Approximate Triple Modular Redundancy (ATMR) was...
In Integrated Circuit design industry, the cons of aggregated complexity and probability of greater number of faults is inevitable. Fault masking can be provided through Triple Modular Redundancy (TMR) but TMR suffers from a 200\% area overhead issue. Approximate Triple Modular Redundancy (ATMR) was introduced as a solution to this issue. In ATMR, approximate circuits for TMR modules are used and only one of the modules diverges from original circuit at every input vector, permitting the majority voter to still choose two match outputs out of three for any input vector. Contradicting from TMR, ATMR is vulnerable to errors and approximations at critical inputs must be avoided. Automatic test pattern generation (ATPG) can identify vulnerable input vectors. In this thesis, we present an ATMR using ATPG that aims for lesser area overheard and greater fault coverage, with the benefit of protecting input space that is highly vulnerable to errors and lessening the search space for ATMR candidates. The work focuses on identifying critical input space through ATPG and making it unavailable for the technique of approximating modules of TMR, which involves a prime implicant reduction expansion. The technique sets well-defined criteria for managing the problem of formulation of best possible combination of approximates modules for ATMR. The work contributes towards a input- vulnerability aware heuristic method for successive generation of ATMR modules. The proposed method provides 75\% to 98\% fault coverage, which amounts up to 43.8\% improvement over that achieved previously. The input vulnerability-aware approach enables drastic reduction in search space, ranging from 41.5\% to 95.5\%, for selection of candidate ATMR modules and no compromise on area overhead reduction is noticed. In TMR , if a fault arises which flips one of the inputs of voter, the voter output will still be accurate since the remaining inputs will coincide with each other. As ATMR authorities one of the approximate modules to disagree from original circuit at each input vector, there will inevitably be instances in which two of the voter inputs will be identical, and one input will be distinctive from them. If a fault arises at voter input it could be unfavorable for the ATMR technique. Prevailing research on fault tolerant voters have concentrated upon TMR as ATMR is a recent notion. We highlight the reliability of ATMR, in comparison with TMR and then, present a novel compact, low-power, high-speed, fault-tolerant voter for ATMR. We present a transistor-level analysis of fault-tolerant voters. For prior insight of a voter circuits, we present a metric, called Quality of Circuit (QoC) which acknowledges the inherent ability of a digital circuit to mask all probable internal faults for a given input vector. The proposed voter delivered upto 45.1\%, 62.5\%, 26.6\%, 50\% and 56\% improvement, as compared to previous works, in Fault Masking Ratio (FMR), QoC, and reliability, transistor count and power delay product, respectively.
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TABLE OF CONTENTS
LIST OF ABBREVIATIONS AND ACRONYMS iii ABSTRACT vi \�î} viii
I.
...
TABLE OF CONTENTS
LIST OF ABBREVIATIONS AND ACRONYMS iii ABSTRACT vi \�î} viii
I.
A. B. C.
D. E.
II.
A. B. C.
III.
A. B. C.
IV.
INTRODUCTION 1
AnOverviewofApproximateTMR ............... 1 Motivation............................. 4 Terminologies........................... 5 1. ATMRandFullATMR.................. 5
2. (Un)ProtectedInputVectors ............... 7
3. Prime Implicant, PI Expansion, and PI Reduction . . . . 8
Contributions ........................... 8 ThesisLayout........................... 9
GENERATION METHODOLOGY FOR ATMR 10
RelatedWorks........................... 10 ATMRGeneration......................... 11 InputVulnerabilityAwareATMR................. 19
FAULT TOLERANT VOTER FOR ATMR 25
TMR,Voter,andReliability.................... 25 ATMR,Voter,andReliability................... 27 ProposedVoterforATMR .................... 30
PERFORMANCE EVALUATION 34
i
A. Performance of Input-Vulnerability Aware ATMR . . . . . . . . 34
B. AnalysisofFault-TolerantVoters................. 35 1. SimulationSetup ..................... 35 2. AnalysisofSimulationResults.............. 39 3. ReliabilityCalculations.................. 42
V. CONCLUSION 45
PUBLICATIONS & PATENTS 46
A. Journals .............................. 47
B. InternationalConferences..................... 47
C. DomesticConferences ...................... 48
D. Patents............................... 48
REFERENCES ACKNOWLEDGEMENTS
54 55